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淺談緩存一致性協議 處理器與內存之間交互技術

39度創意研究所 2020-10-16 14:39 次閲讀

零、開局

前兩天我搞了兩個每日一個知識點,對多線程併發的部分知識做了下概括性的總結。但通過小夥伴的反饋是,那玩意寫的比較抽象,看的雲裏霧裏暈暈乎乎的。有興趣的可以看看

每日一個知識點:Volatile 和 CAS 的弊端之總線風暴

每日一個知識點系列:volatile的可見性原理

所以又針對多線程底層這一塊再重新做下系統性的講解。有興趣的朋友可以先看下前兩節,可以説是個籠統的概念版。

好了,迴歸正題。在多線程併發的世界裏synchronized、volatile、JMM是我們繞不過去的技術坎,而重排序、可見性、內存屏障又有時候搞得你一臉懵逼。有道是知其然知其所以然,瞭解了底層的原理性問題,不論是日常寫BUG還是面試都是必備神器了。

先看幾個問題點:

1、處理器與內存之間是怎麼交互的?

2、什麼是緩存一致性協議?

3、高速緩存內的消息是怎麼更新變化的?

4、內存屏障又和他們有什麼關係?

如果上面的問題你都能倒背如流,那就去看看電影放松下吧!

一、高速緩存

目前的處理器的處理能力要遠遠的勝於主內存(DRAM)訪問的效率,往往主內存執行一次讀寫操作所需的時間足夠處理器執行上百次指令。所以為了填補處理器與主內存之間的差距,設計者們在主內存和處理器直接引入了高速緩存(Cache)。如圖:

其實在現代處理器中,會有多級高速緩存。一般我們會成為一級緩存(L1 Cache)、二級緩存(L2 Cache)、三級緩存(L3 Cache)等,其中一級緩存一般會被集成在CPU內核中。如圖:

內部結構

高速緩存存在於每個處理器內,處理器在執行讀、寫操作的時候並不需要直接與內存交互,而是通過高速緩存進行。

高速緩存內其實就是為應用程序訪問的變量保存了一個數據副本。高速緩存相當於一個容量極小的散列表(Hash Table),其鍵是一個內存地址,值是內存數據的副本或是我們準備寫入的數據。從其內部來看,其實相當於一個拉鍊散列表,也就是包含了很多桶,每個桶上又可以包含很多緩存條目(想想HashMap),如圖:

緩存條目

在每個緩存條目中,其實又包含了Tag、Data Block、Flag三個部分,咱們來個小圖:

**Data Block : **也就是我們常常叨叨的緩存行(Cache Line),她其實是高速緩存與主內存間進行數據交互的最小單元,裏面存儲着我們需要的變量數據。

**Tag : **包含了緩存行中數據內存地址的信息(其實是內存地址的高位部分的比特)

Flag : 標識了當前緩存行的狀態(MESI咯)

那麼,我們的處理器又是怎麼尋找到我們需要的變量呢?

不多説,上圖:

其實,在處理器執行內存訪問變量的操作時,會對內存地址進行解碼的(由高速緩存控制器執行)。而解碼後就會得到tag、index 、offset三部分數據。

index : 我們知道高速緩存內的結構是一個拉鍊散列表,所以index就是為了幫我們來定位到底是哪個緩存條目的。

tag : 很明顯和我們緩存條目中的Tag 一樣,所以tag 相當於緩存條目的編號。主要用於,在同一個桶下的拉鍊中來尋找我們的目標。

offset : 我們要知道一個前提,就是一個緩存條目中的緩存行是可以存儲很多變量的,所以offset的作用是用來確定一個變量在緩存行中的起始位置。

所以,在如果在高速緩存內能找到緩存條目並且定位到了響應的緩存行,而此時緩存條目的Flag標識為有效狀態,這時候也就是我們所説的緩存命中(Cache Hit),否則就是緩存未命中(Cache Miss)。

緩存未命又包括讀未命中(Read Miss)和寫未命中(Write Miss)兩種,對應着對內存的讀寫操作。

而在讀未命中(Read Miss) 產生時,處理器所需要的數據會從主內存加載並被存入高速緩存對應的緩存行中,此過程會導致處理器停頓(Stall)而不能執行其他指令。

二、緩存一致性協議

在多線程進行共享變量訪問時,因為各個線程執行的處理器上的高速緩存中都會保存一份變量的副本數據,這樣就會有一個問題,那當一個副本更新後怎麼保證其它處理器能馬上的獲取到最新的數據。這其實就是緩存一致性的問題,其本質也就是怎麼防止數據的髒讀。

為了解決這個問題,處理器間出現了一種通信機制,也就是緩存一致性協議(Cache Coherence Protocol)。

MESI是什麼

緩存一致性協議有很多種,MESI(Modified-Exclusive-Shared-Invalid)協議其實是目前使用很廣泛的緩存一致性協議,x86處理器所使用的緩存一致性協議就是基於MESI的。

我們可以把MESI對內存數據訪問理解成我們常用的讀寫鎖,它可以使對同一內存地址的讀操作是併發的,而寫操作是獨佔的。所以在任何時刻寫操作只能有一個處理器執行。而在MESI中,一個處理器要向內存寫數據時必須持有該數據的所有權。

MESI將緩存條目的狀態分為了Modified、Exclusive、Shared、Invalid四種,並在此基礎上定義了一組消息用於處理器的讀、寫內存操作。如圖:

MESI的四種狀態

所以MESI其實就是使用四種狀態來標識了緩存條目當前的狀態,來保證了高速緩存內數據一致性的問題。那我們來仔細的看下四種狀態

Modified :

表示高速緩存中相應的緩存行內的數據已經被更新了。由於MESI協議中任意時刻只能有一個處理器對同一內存地址對應的數據進行更新,也就是説再多個處理器的高速緩存中相同Tag值的緩存條目只能有一個處於Modified狀態。處於此狀態的緩存條目中緩存行內的數據與主內存包含的數據不一致。

Exclusive:

表示高速緩存相應的緩存行內的數據副本與主內存中的數據一樣。並且,該緩存行以獨佔的方式保留了相應主內存地址的數據副本,此時其他處理上高速緩存當前都不保留該數據的有效副本。

Shared:

表示當前高速緩存相應緩存行包含相應主內存地址對應的數據副本,且與主內存中的數據是一致的。如果緩存條目狀態是Shared的,那麼其他處理器上如果也存在相同Tag的緩存條目,那這些緩存條目狀態肯定也是Shared。

Invalid:

表示該緩存行中不包含任何主內存中的有效數據副本,這個狀態也是緩存條目的初始狀態。

MESI處理機制

前面説了那麼多,都是MESI的基礎理論,那麼,MESI協議到底是怎麼來協調處理器進行內存的讀寫呢?

其實,想協調處理必然需要先和各個處理器進行通信。所以MESI協議定義了一組消息機制用於協調各個處理器的讀寫操作。

我們可以參考HTTP協議來進行理解,可以將MESI協議中的消息分為請求和響應兩類。

處理器在進行主內存讀寫的時候會往總線(Bus)中發請求消息,同時每個處理器還會嗅探(Snoop)總線中由其他處理器發出的請求消息並在一定條件下往總線中回覆響應消息。

針對於消息的類型,有如下幾種:

Read : 請求消息,用於通知其他處理器、主內存,當前處理器準備讀取某個數據。該消息內包含待讀取數據的主內存地址。

Read Response: 響應消息,該消息內包含了被請求讀取的數據。該消息可能是主內存返回的,也可能是其他高速緩存嗅探到Read 消息返回的。

Invalidate: 請求消息,通知其他處理器刪除指定內存地址的數據副本。其實就是告訴他們你這個緩存條目內的數據無效了,刪除只是邏輯上的,其實就是更新下緩存條目的Flag.

Invalidate Acknowledge: 響應消息,接收到Invalidate消息的處理器必須回覆此消息,表示已經刪除了其高速緩存內對應的數據副本。

Read Invalidate: 請求消息,此消息為Read 和 Invalidate消息組成的複合消息,作用主要是用於通知其他處理器當前處理器準備更新一個數據了,並請求其他處理器刪除其高速緩存內對應的數據副本。接收到該消息的處理器必須回覆Read Response 和 Invalidate Acknowledge消息。

Writeback: 請求消息,消息包含了需要寫入主內存的數據和其對應的內存地址。

瞭解完了基礎的消息類型,那麼我們就來看看MESI協議是如何協助處理器實現內存讀寫的,看圖説話:

舉例:假如內存地址0xxx上的變量s 是CPU1 和CPU2共享的我們先來説下CPU上讀取數據s

高速緩存內存在有效數據時

CPU1會根據內存地址0xxx在高速緩存找到對應的緩存條目,並讀取緩存條目的Tag和Flag值。如果此時緩存條目的Flag 是M、E、S三種狀態的任何一種,那麼就直接從緩存行中讀取地址0xxx對應的數據,不會向總線中發送任何消息。

高速緩存內不存在有效數據時:

1、如CPU2 高速緩存內找到的緩存條目狀態為I時,則説明此時CPU2的高速緩存中不包含數據s的有效數據副本。

2、CPU2向總線發送Read消息來讀取地址0xxx對應的數據s.

3、CPU1(或主內存)嗅探到Read消息,則需要回復Read Response提供相應的數據。

4、CPU2接收到Read Response消息時,會將其中攜帶的數據s存入相應的緩存行並將對應的緩存條目狀態更新為S。

從宏觀的角度看,就是上面的流程了,我們再繼續深入下,看看在緩存條目為I的時候到底是怎麼進行消息處理的

説完了讀取數據,我們就在説下CPU1是怎麼寫入一個地址為0xxx的數據s的

MESI協議解決了緩存一致性的問題,但其中有一個問題,那就是需要在等待其他處理器全部回覆後才能進行下一步操作,這種等待明顯是不能接受的,下面就繼續來看看大神們是怎麼解決處理器等待的問題的。

三、寫緩衝和無效化隊列

因為MESI自身有個問題,就是在寫內存操作的時候必須等待其他所有處理器將自身高速緩存內的相應數據副本都刪除後,並接收到這些處理器回覆的Invalidate Acknowledge/Read Response消息後才能將數據寫入高速緩存。

為了避免這種等待造成的寫操作延遲,硬件設計引入了寫緩衝器和無效化隊列。

寫緩衝器(Store Buffer)

在每個處理器內都有自己獨立的寫緩衝器,寫緩衝器內部包含很多條目(Entry),寫緩衝器比高速緩存還要小點。

那麼,在引入了寫緩衝器後,處理器在執行寫入數據的時候會做什麼處理呢?還會直接發送消息到BUS嗎?

我們來看幾個場景:

(注意x86處理器是不管相應的緩存條目是什麼狀態,都會直接將每一個寫操作結果存入寫緩衝器)

1、如果此時緩存條目狀態是E或者M:

代表此時處理器已經獲取到數據所有權,那麼就會將數據直接寫入相應的緩存行內,而不會向總線發送消息。

2、如果此時緩存條目狀態是S

此時處理器會將寫操作的數據存入寫緩衝器的條目中,併發送Invalidate消息。

如果此時相應緩存條目的狀態是I ,那就稱之為寫操作遇到了寫未命中(Write Miss),此時就會將數據先寫入寫緩衝器的條目中,然後在發送Read Invalidate來通知其他處理器我要進行數據更新了。

處理器的寫操作其實在將數據寫入緩衝器時就完成了,處理器並不需要等待其他處理器返回Invalidate Acknowledge/Read Response消息

當處理器接收到其他處理器回覆的針對於同一個緩存條目的Invalidate Acknowledge消息時,就會將寫緩衝內對應的數據寫入相應的緩存行中

通過上面的場景描述我們可以看出,寫緩衝器幫助處理器實現了異步寫數據的能力,使得處理器處理指令的能力大大提升。

無效化隊列(Invalidate Queue)

其實在處理器接到Invalidate類型的消息時,並不會刪除消息中指定地址對應的數據副本(也就是説不會去馬上修改緩存條目的狀態為I),而是將消息存入無效化隊列之後就回復Invalidate Acknowledge消息了,主要原因還是為了減少處理器等待的時間。

所以不管是寫緩衝器還是無效化隊列,其實都是為了減少處理器的等待時間,採用了空間換時間的方式來實現命令的異步處理。

總之就是,寫緩衝器解決了寫數據時要等待其他處理器響應得問題,無效化隊列幫助解決了刪除數據等待的問題。

但既然是異步的,那必然又會帶來新的問題 -- 內存重排序和可見性問題。

所以,我們繼續接着聊。

存儲轉發(Store Fowarding)

通過上面內容我們知道了有了寫緩衝器後,處理器在寫數據時直接寫入緩衝器就直接返回了。

那麼問題就來了,當我們寫完一個數據又要馬上進行讀取可咋辦呢?話不多説,咱們還是舉個例子來説,如圖:

此時第一步處理器將變量S的更新後的數據寫入到寫緩衝器返回,接着馬上執行了第二步進行S變量的讀取。由於此時處理器對S變量的更新結果還停留在寫緩衝器中,因此從高速緩存緩存行中讀到的數據還是變量S的舊值。

為了解決這種問題,存儲轉發(Store Fowarding)這個概念上線了。其理論就是處理器在執行讀操作時會先根據相應的內存地址從寫緩衝器中查詢。如果查到了直接返回,否則處理器才會從高速緩存中查找,這種從緩衝器中讀取的技術就叫做存儲轉發。看圖:

內存重排序和可見性的問題

由於寫緩衝器和無效化隊列的出現,處理器的執行都變成了異步操作。緩衝器是每個處理器私有的,一個處理器所存儲的內容是無法被其他處理器讀取的。

舉個例子:

CPU1 更新變量到緩衝器中,而CPU2因為無法讀取到CPU1緩衝器內容所以從高速緩存中讀取的仍然是該變量舊值。

其實這就是寫緩衝器導致StoreLoad重排序問題,而寫緩衝器還會導致StoreStore重排序問題等。

為了使一個處理器上運行的線程對共享變量所做的更新被其他處理器上運行的線程讀到,我們必須將寫緩衝器的內容寫到其他處理器的高速緩存上,從而使在緩存一致性協議作用下此次更新可以被其他處理器讀取到。

內存屏障中的存儲屏障(Store Barrier)會使執行該指令的處理器將寫緩衝器內容寫入高速緩存。

內存屏障中的加載屏障(Load Barrier)會根據無效化隊列內容指定的內存地址,將相應處理器上的高速緩存中相應的緩存條目狀態標記為I。

四、內存屏障

因為説了存儲屏障(Store Barrier)和加載屏障(Load Barrier) ,所以這裏再簡單的提下內存屏障的概念。

劃重點:(你細品)

處理器支持哪種內存重排序(LoadLoad重排序、LoadStore重排序、StoreStore重排序、StoreLoad重排序),就會提供相對應能夠禁止重排序的指令,而這些指令就被稱之為內存屏障(LoadLoad屏障、LoadStore屏障、StoreStore屏障、StoreLoad屏障)

劃重點:

如果用X和Y來代替Load或Store,這類指令的作用就是禁止該指令左側的任何 X 操作與該指令右側的任何 Y 操作之間進行重排序(就是交換位置),確保指令左側的所有 X 操作都優先於指令右側的Y操作。

內存屏障的具體作用:

屏障名稱 示例 具體作用
StoreLoad Store1;Store2;Store3;StoreLoad;Load1;Load2;Load3 禁止StoreLoad重排序,確保屏障之前任何一個寫(如Store2)的結果都會在屏障後任意一個讀操作(如Load1)加載之前被寫入
StoreStore Store1;Store2;Store3;StoreStore;Store4;Store5;Store6 禁止StoreStore重排序,確保屏障之前任何一個寫(如Store1)的結果都會在屏障後任意一個寫操作(如Store4)之前被寫入
LoadLoad Load1;Load2;Load3;LoadLoad;Load4;Load5;Load6 禁止LoadLoad重排序,確保屏障之前任何一個讀(如Load1)的數據都會在屏障後任意一個讀操作(如Load4)之前被加載
LoadStore Load1;Load2;Load3;LoadStore;Store1;Store2;Store3 禁止LoadStore重排序,確保屏障之前任何一個讀(如Load1)的數據都會在屏障後任意一個寫操作(如Store1)的結果被寫入高速緩存(或主內存)前被加載

五、總結

其實從頭看到尾就會發現,一個技術點的出現往往是為了填補另一個的坑。

為了解決處理器與主內存之間的速度鴻溝,引入了高速緩存,卻又導致了緩存一致性問題

為了解決緩存一致性問題,引入瞭如MESI等技術,又導致了處理器等待問題

為了解決處理器等待問題,引入了寫緩衝和無效化隊列,又導致了重排序和可見性問題

為了解決重排序和可見性問題,引入了內存屏障,舒坦。。。
編輯:hfy

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該筆記本電腦具有AMD Ryzen 7 3700C處理器。帶有窄邊框的13.3英寸屏幕可提供1080....
的頭像 倩倩 發表於 10-15 16:54 224次 閲讀
C13 Yoga是企業Chromebook的最佳選擇

RTX 3080/90一卡難求被羣噴

AMD定於10月8日揭曉Zen 3架構和新一代鋭龍處理器,10月28日推出RDNA2架構和RX 60....
的頭像 inr999 發表於 10-15 15:46 216次 閲讀
RTX 3080/90一卡難求被羣噴

Intel的10nm工藝是否有擠牙膏之嫌?

前不久,Intel發佈了代號Tiger Lake(老虎湖)的第11代酷睿低功耗處理器,從裏到外煥然一....
的頭像 inr999 發表於 10-15 15:42 699次 閲讀
Intel的10nm工藝是否有擠牙膏之嫌?

IMG推出全新B系列多核處理器,助力手機GPU市場邁上新台階

來到IMG BXM,則是Imagination面向中端移動遊戲和數字電視等市場推出的一系列性能高效的....
的頭像 我快閉嘴 發表於 10-15 14:44 311次 閲讀
IMG推出全新B系列多核處理器,助力手機GPU市場邁上新台階

AMD RX 6000顯卡實力揭曉

眼看就要進入10月份,NVIDIA RTX 3070將要發售,3060等也許也會伺機登場。對於10月....
的頭像 inr999 發表於 10-15 14:40 959次 閲讀
AMD RX 6000顯卡實力揭曉

DPU改變數據中心

Fungible是一家位於加利福尼亞的組合式系統初創公司。該公司聲稱其技術能為每100美元的數據中心....
的頭像 inr999 發表於 10-15 11:58 255次 閲讀
DPU改變數據中心

Zen3改名確認!

AMD鋭龍處理器已經發展了三代,但在命名上一直比較混亂,CPU、APU各行其是,比如説7nm Zen....
的頭像 inr999 發表於 10-15 10:56 293次 閲讀
Zen3改名確認!

RTX 3090辜負卡皇之名

在老黃的口中,RTX 3090是新一代卡皇,高不可攀的存在,11999元起的它可以流暢搞定8K遊戲,....
的頭像 inr999 發表於 10-15 10:52 188次 閲讀
RTX 3090辜負卡皇之名

iPhone 12選擇放棄性能大幅提升,利用先進工藝換取功耗的改善

昨天凌晨,iPhone 12、iPhone 12 mini、iPhone 12 Pro、iPhone....
的頭像 如意 發表於 10-15 10:33 299次 閲讀
iPhone 12選擇放棄性能大幅提升,利用先進工藝換取功耗的改善

英特爾針對虛擬無線接入網(vRAN)專用加速器升級精選NFVI解決方案

“考慮到全面虛擬化雲基礎設施的激增、5G的商業化、人工智能的崛起和邊緣的擴展所帶來的整體影響,其產生....
的頭像 lhl545545 發表於 10-15 09:25 443次 閲讀
英特爾針對虛擬無線接入網(vRAN)專用加速器升級精選NFVI解決方案

iPhone 12 Pro性能曝光,A14多核成績不理想,不如iPad Air 4

雖然iPhone 12還沒有發售,但是新機的性能已經提前曝光,現在就來看看它的Geekbench跑分....
的頭像 如意 發表於 10-15 09:17 345次 閲讀
iPhone 12 Pro性能曝光,A14多核成績不理想,不如iPad Air 4

Zen3鋭龍BIOS已上線

AMD的7nm Zen2處理器超頻上比較弱,上限很難突破,而且也比較複雜。今天大神級高玩1USMUS....
的頭像 inr999 發表於 10-14 17:59 276次 閲讀
Zen3鋭龍BIOS已上線

Snapdragon 875及其為下一代智能手機帶來的全部功能的所有信息

該合同的價值在8.5億美元至10億美元之間,並且已經使用京畿道華城新鑄造線的極紫外(EUV)光刻設備....
的頭像 倩倩 發表於 10-14 17:27 433次 閲讀
Snapdragon 875及其為下一代智能手機帶來的全部功能的所有信息

Realme將推出Realme Q2系列的標準模型

之前由Realme共享設計的Realme Q2,已在Geekbench上進行了性能測試。Geekbe....
的頭像 倩倩 發表於 10-14 17:21 227次 閲讀
Realme將推出Realme Q2系列的標準模型

利用Hailo-8 TM推理芯片和插件模塊擴展可行應用程序的數量

Hailo-8 TM推理芯片通過消除內在因素,擴大了工業人工智能(AI)應用程序的數量,可用於多種工....
的頭像 牽手一起夢 發表於 10-14 17:20 307次 閲讀
利用Hailo-8 TM推理芯片和插件模塊擴展可行應用程序的數量

AMD正式揭曉Zen3架構

10月8日,AMD將正式揭曉Zen 3架構。 之前有猜測,Zen 3將連同新一代鋭龍桌面處理器一同登....
的頭像 inr999 發表於 10-14 17:18 379次 閲讀
AMD正式揭曉Zen3架構

7nm、DDR5、PCIe5.0都來了

Intel處理器這幾年推進的速度是相當之快,原因大家都懂的,只是受制於架構和工藝,一時間還無法完全反....
的頭像 inr999 發表於 10-14 16:58 594次 閲讀
7nm、DDR5、PCIe5.0都來了

Eyenix發佈AI驅動的圖像信號處理器

“憑藉OPENEDGES AI計算平台IP,我們成功發佈了由AI驅動的圖像信號處理SoC--EN67....
的頭像 我快閉嘴 發表於 10-14 16:30 366次 閲讀
Eyenix發佈AI驅動的圖像信號處理器

ADSP-21467/ADSP-21469是SHARC處理器

摘要 高性能32位/40位浮點處理器;為高性能音頻處理而優化;單指令、多數據(SIMD)計算建築學;5兆片上RAM,4兆片上RO...
發表於 10-12 17:17 202次 閲讀
ADSP-21467/ADSP-21469是SHARC處理器

最高性能的Arm Cortex-R處理器,會領導計算型存儲的未來嗎?

Arm 今日宣佈推出 Arm Cortex-R82,是 Arm 第一顆 64 位、支持 Linux 操作系統的 Cortex-R 處理器,該實時處理器可就...
發表於 09-16 11:02 202次 閲讀
最高性能的Arm Cortex-R處理器,會領導計算型存儲的未來嗎?

CMOS bq4285是一種低功耗微處理器外圍設備

特徵 ➤直接時鐘/日曆替換IBM®AT兼容計算機和其他應用程序 ➤與DS1285功能兼容 -與MC146818A引腳配置非常匹配 ➤...
發表於 09-15 17:24 101次 閲讀
CMOS bq4285是一種低功耗微處理器外圍設備

首款支持Linux的64位處理器Cortex-R82,用於存儲計算

Arm推出Cortex-R82,這是其首款支持Linux的64位處理器,可實時計算固態驅動器(SSD),硬盤驅動器(HDD)和內置存儲...
發表於 09-09 16:57 1212次 閲讀
首款支持Linux的64位處理器Cortex-R82,用於存儲計算

TLA7-EasyEVM是基於Xilinx Artix-7系列FPGA處理器開發板

1.開發板簡介基於Xilinx Artix-7系列FPGA處理器;FPGA芯片型號為XC7A100T-2FGG484I,NOR FLASH 256M...
發表於 09-04 11:33 101次 閲讀
TLA7-EasyEVM是基於Xilinx Artix-7系列FPGA處理器開發板

關於Renesas 32位RA系列MCU簡介資料!

瑞薩電子RA系列是基於Arm®Cortex®-M核心架構構建的新的32位MCU系列,瑞薩電子RA系列具有廣泛的性能和功能,可滿足幾...
發表於 09-02 10:59 202次 閲讀
關於Renesas 32位RA系列MCU簡介資料!

PSoC® 模擬協處理器資料手冊分享!

       賽普拉斯的 PSoC® 模擬協處理器是可編程模擬協處理器的可擴展和可重配置的平台架構;它能夠簡化...
發表於 09-01 16:50 140次 閲讀
PSoC® 模擬協處理器資料手冊分享!

如何設計處理器?

我喜歡使用verilog,vivado2017.1設計處理器(MIPS32),設備是Virtex7 vc707。 我已經使用BRAM作為主存儲器(.coe文件...
發表於 08-25 13:19 101次 閲讀
如何設計處理器?

誰知道TI處理器每個系列命名含義是什麼?

大家好:       突然想起了一個無聊的問題,就是TI處理器每個系列命名含義,比如integra,davinci等。我...
發表於 08-11 10:59 101次 閲讀
誰知道TI處理器每個系列命名含義是什麼?

SMJ320C30KGD 數字信號處理器,軍用已知合格芯片

信息描述The SMJ320C30KGDB digital signal processor (DSP) is a high-performance, 32-bit floating-point processor manufactured in 0.72-µm, double-level metal CMOS technology.The SMJ320C30KGDB internal busing and special digital-signal-processing instruction set have the speed and flexibility to execute up to 50 million floating-point operations per second (MFLOPS). The SMJ320C30KGDB optimizes speed by implementing functions in hardware that other processors implement through software or microcode. This hardware-intensive approach provides performance previously unavailable on a single chip. The SMJ320C30KGDB can perform parallel multiply and ALU operations on integer or floating-point data in a single cycle. Each processor also possesses a general-purpose register file, a program cache, dedicated ARAUs, internal dual-access memories, one DMA channel supporting concurrent I/ O, and a short machine-cycle time. High perfor...
發表於 04-18 20:14 49次 閲讀
SMJ320C30KGD 數字信號處理器,軍用已知合格芯片

TLC1541 10 位 32kSPS ADC 串行輸出微處理器外設/獨立、11 通道

信息描述 The TLC1541 is a CMOS A/D converter built around a 10-bit switched-capacitor successive-approximation A/D converter. The device is designed for serial interface to a microprocessor or peripheral using a 3-state output with up to four control inputs [including independent SYSTEM CLOCK, I/O CLOCK, chip select (CS\), and ADDRESS INPUT]. A 2.1-MHz system clock for the TLC1541, with a design that includes simultaneous read/write operation, allows high-speed data transfers and sample rates up to 32 258 samples per second. In addition to the high-speed converter and versatile control logic, there is an on-chip, 12-channel analog multiplexer that can be used to sample any one of 11 inputs or an internal self-test voltage and a sample-and-hold function that operates automatically. The converters incorporated in the TLC1541 feature differential high-impedance reference inputs that facilitate ratiometric conversion, scaling, and...
發表於 04-18 20:07 67次 閲讀
TLC1541 10 位 32kSPS ADC 串行輸出微處理器外設/獨立、11 通道

TLC1551 10 位,164kSPS ADC 並行輸出,直接 I/F 至 DSP/微處理器,10 通道

信息描述The TLC1550x and TLC1551 are data acquisition analog-to-digital converters (ADCs) using a 10-bit, switched-capacitor, successive-approximation network. A high-speed, 3-state parallel port directly interfaces to a digital signal processor (DSP) or microprocessor (µP) system data bus. D0 through D9 are the digital output terminals with D0 being the least significant bit (LSB). Separate power terminals for the analog and digital portions minimize noise pickup in the supply leads. Additionally, the digital power is divided into two parts to separate the lower current logic from the higher current bus drivers. An external clock can be applied to CLKIN to override the internal system clock if desired. The TLC1550I and TLC1551I are characterized for operation from –40°C to 85°C. The TLC1550M is characterized over the full military range of –55°C to 125°C.特性Power Dissipation...40 mW Max Advanced LinEPIC™ Single-Po...
發表於 04-18 20:07 83次 閲讀
TLC1551 10 位,164kSPS ADC 並行輸出,直接 I/F 至 DSP/微處理器,10 通道

TLC0838 8 位,20kSPS ADC 串行輸出,微處理器外設/獨立運算,遠程 運算具有 數據鏈路,Mux 選項

信息描述These devices are 8-bit successive- approximation analog-to-digital converters, each with an input-configurable multichannel multiplexer and serial input/output. The serial input/ output is configured to interface with standard shift registers or microprocessors. Detailed information on interfacing with most popular microprocessors is readily available from the factory. The TLC0834 (4-channel) and TLC0838 (8-channel) multiplexer is software-configured for single-ended or differential inputs as well as pseudodifferential input assignments. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding of any smaller analog voltage span to the full 8 bits of resolution. The TLC0834C and TLC0838C are characterized for operation from 0°C to 70°C. The TLC0834I and TLC0838I are characterized for operation from -40°...
發表於 04-18 20:07 73次 閲讀
TLC0838 8 位,20kSPS ADC 串行輸出,微處理器外設/獨立運算,遠程 運算具有 數據鏈路,Mux 選項

TLC0832 8 位,22kSPS ADC 串行輸出,微處理器外設/獨立運算,Mux 選項,具有 SE 或差動,2 通道

信息描述 These devices are 8-bit successive-approximation analog-to-digital converters. The TLC0831 has single input channels; the TLC0832 has multiplexed twin input channels. The serial output is configured to interface with standard shift registers or microprocessors. The TLC0832 multiplexer is software configured for single-ended or differential inputs. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution. The operation of the TLC0831 and TLC0832 devices is very similar to the more complex TLC0834 and TLC0838 devices. Ratiometric conversion can be attained by setting the REF input equal to the maximum analog input signal value, which gives the highest possible conversion resolution. Typically, REF is set equal to VCC (done internally on...
發表於 04-18 20:07 115次 閲讀
TLC0832 8 位,22kSPS ADC 串行輸出,微處理器外設/獨立運算,Mux 選項,具有 SE 或差動,2 通道

TLC0831 8 位,31kSPS ADC 串行輸出,微處理器外設/獨立運算,單通道

信息描述 These devices are 8-bit successive-approximation analog-to-digital converters. The TLC0831 has single input channels; the TLC0832 has multiplexed twin input channels. The serial output is configured to interface with standard shift registers or microprocessors. The TLC0832 multiplexer is software configured for single-ended or differential inputs. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution. The operation of the TLC0831 and TLC0832 devices is very similar to the more complex TLC0834 and TLC0838 devices. Ratiometric conversion can be attained by setting the REF input equal to the maximum analog input signal value, which gives the highest possible conversion resolution. Typically, REF is set equal to VCC (done internally on...
發表於 04-18 20:06 215次 閲讀
TLC0831 8 位,31kSPS ADC 串行輸出,微處理器外設/獨立運算,單通道

TLC0820A 8 位,392kSPS ADC 並行輸出,微處理器外設,片上跟蹤與保持,單通道

信息描述 The TLC0820AC and the TLC0820AI are Advanced LinCMOSTM 8-bit analog-to-digital converters each consisting of two 4-bit flash converters, a 4-bit digital-to-analog converter, a summing (error) amplifier, control logic, and a result latch circuit. The modified flash technique allows low-power integrated circuitry to complete an 8-bit conversion in 1.18 us over temperature. The on-chip track-and-hold circuit has a 100-ns sample window and allows these devices to convert continuous analog signals having slew rates of up to 100 mV/us without external sampling components. TTL-compatible 3-state output drivers and two modes of operation allow interfacing to a variety of microprocessors. Detailed information on interfacing to most popular microprocessors is readily available from the factory.特性 Advanced LinCMOSTM Silicon-Gate Technology 8-Bit Resolution Differential Reference Inputs Parallel Microprocessor Interface Conversion and A...
發表於 04-18 20:06 54次 閲讀
TLC0820A 8 位,392kSPS ADC 並行輸出,微處理器外設,片上跟蹤與保持,單通道

TMS470MF03107 16/32 位 RISC 閃存微處理器

信息描述TMS470MF04207/03107 器件隸屬於德州儀器 (TI) 的 TMS470M 汽車級 16/32 位精簡指令集計算機 (RISC) 微控制器系列。 TMS470M 微控制器利用高效率的 Cortex™–M3 16/32 位 RISC 中央處理單元 (CPU) 提供了高性能,由此實現了很高的指令吞吐量並保持了更加出色的代碼效率。 TMS470M 器件運用了大端字節序格式,在該格式中,一個字的最高有效字節被存儲於編號最小的字節中,而最低有效字節則存儲在編號最大的字節中。 高端嵌入式控制應用要求其控制器提供更多的性能並保持低成本。 TMS470M 微控制器架構提供了針對這些性能和成本需求的解決方案,並保持了低功耗。 TMS470MF04207/03107 器件的組成如下: 16/32 位 RISC CPU 內核 TMS470MF04207 高達 448K 字節的程序閃存(具有 SECDED ECC) TTMS470MF03107 高達 320K 字節的程序閃存(具有SECDED ECC) 具有 SECDED ECC 的 64K 字節閃存 (用於獲得額外的程序空間或進行 EEPROM 仿真) 高達 24K 字節的靜態 RAM (SRAM) (具有 SECDED ECC) 實時中斷定時器 (RTI) 矢量中斷模塊 (VIM) 硬件...
發表於 04-18 20:03 90次 閲讀
TMS470MF03107 16/32 位 RISC 閃存微處理器

TMS470MF04207 16/32 位 RISC 閃存微處理器

信息描述TMS470MF04207/03107 器件隸屬於德州儀器 (TI) 的 TMS470M 汽車級 16/32 位精簡指令集計算機 (RISC) 微控制器系列。 TMS470M 微控制器利用高效率的 Cortex™–M3 16/32 位 RISC 中央處理單元 (CPU) 提供了高性能,由此實現了很高的指令吞吐量並保持了更加出色的代碼效率。 TMS470M 器件運用了大端字節序格式,在該格式中,一個字的最高有效字節被存儲於編號最小的字節中,而最低有效字節則存儲在編號最大的字節中。 高端嵌入式控制應用要求其控制器提供更多的性能並保持低成本。 TMS470M 微控制器架構提供了針對這些性能和成本需求的解決方案,並保持了低功耗。 TMS470MF04207/03107 器件的組成如下: 16/32 位 RISC CPU 內核 TMS470MF04207 高達 448K 字節的程序閃存(具有 SECDED ECC) TTMS470MF03107 高達 320K 字節的程序閃存(具有SECDED ECC) 具有 SECDED ECC 的 64K 字節閃存 (用於獲得額外的程序空間或進行 EEPROM 仿真) 高達 24K 字節的靜態 RAM (SRAM) (具有 SECDED ECC) 實時中斷定時器 (RTI) 矢量中斷模塊 (VIM) 硬件...
發表於 04-18 20:03 76次 閲讀
TMS470MF04207 16/32 位 RISC 閃存微處理器

TMS470MF06607 16/32 位 RISC 閃存微處理器

信息描述TMS470MF06607 器件是德州儀器 TMS470M 系列汽車級 16/32 位精簡指令集計算機 (RISC) 微控制器產品的成員。 TMS470M 微控制器利用高效率的 ARM Cortex™–M3 16/32 位 RISC 中央處理單元 (CPU) 實現了高性能,由此在保持了更高代碼效率的同時實現了很高的指令吞吐量。 高端嵌入式控制應用要求其控制器提供更多的性能並保持低成本。 TMS470M 微控制器架構提供了針對這些性能和成本需求的解決方案,並保持了低功耗。 TMS470MF06607 器件的組成如下:16/32 位 RISC CPU 內核 帶有 SECDED ECC 的 640k 字節的總閃存 512K 字節程序閃存用於額外的程序空間或 EEPROM 仿真的 128K 字節的閃存 帶有 SECDED ECC 的 64K 字節靜態 RAM (SRAM) 實時中斷定時器 (RTI) 矢量中斷模塊 (VIM) 硬件內置自測試 (BIST) 校驗器,用於SRAM (MBIST) 和 CPU (LBIST) 64 位循環冗餘校驗器 (CRC) 帶預置分頻器的基於調頻 0 引腳鎖相環 (FMzPLL) 的時鐘模塊 兩個多緩衝串行外設接口 (MibSPI) 兩個具有本地互連網絡接口 (LIN) 的 UART (SCI) 兩個 CAN 控...
發表於 04-18 20:03 84次 閲讀
TMS470MF06607 16/32 位 RISC 閃存微處理器

TMS320F28027 Piccolo 微處理器

信息描述F2802x Piccolo 系列微控制器為 C28x 內核供電,此內核與低引腳數量器件中的高集成控制外設相耦合。 該系列的代碼與以往基於 C28x 的代碼相兼容,並且提供了很高的模擬集成度。 一個內部電壓穩壓器允許單一電源軌運行。 對 HRPWM 模塊實施了改進,以提供雙邊緣控制 (調頻)。 增設了具有內部 10 位基準的模擬比較器,並可直接對其進行路由以控制 PWM 輸出。 ADC 可在 0V 至 3.3V 固定全標度範圍內進行轉換操作,並支持公制比例 VREFHI / VREFLO 基準。 ADC 接口專門針對低開銷/低延遲進行了優化。特性亮點高效 32 位中央處理單元 (CPU) (TMS320C28x) 60MHz,50MHz,和 40MHz 器件 3.3V 單電源 集成型加電和欠壓復位 兩個內部零引腳振盪器 多達 22 個複用通用輸入輸出 (GPIO) 引腳 三個 32 位 CPU 定時器 片載閃存、SRAM、一次性可編程 (OTP) 內存 代碼安全模塊 串行端口外設 (SCI/SPI/I2C) 增強型控制外設 增強型脈寬調製器 (ePWM)高分辨率 PWM (HRPWM)增強型捕捉 (eCAP)模數轉換器 (ADC)片上温度傳感器比較器38 引腳和 48 引腳封裝高效 32 位 CPU (TMS320C28x) 6...
發表於 04-18 20:03 185次 閲讀
TMS320F28027 Piccolo 微處理器

TMS320F28035 Piccolo 微處理器

信息描述F2803x Piccolo 系列微控制器為 C28x 內核和控制律加速器 (CLA) 供電,此內核和 CLA 與低引腳數量器件中的高集成控制外設向耦合。 該系列的代碼與以往基於 C28x 的代碼相兼容,並且提供了很高的模擬集成度。 一個內部電壓穩壓器允許單一電源軌運行。 對 HRPWM 模塊實施了改進,以提供雙邊緣控制 (調頻)。 增設了具有內部 10 位基準的模擬比較器,並可直接對其進行路由以控制 PWM 輸出。 ADC 可在 0V 至 3.3V 固定全標度範圍內進行轉換操作,並支持公制比例 VREFHI / VREFLO 基準。 ADC 接口專門針對低開銷/低延遲進行了優化。特性亮點高效 32 位中央處理單元 (CPU) (TMS320C28x) 60MHz 器件 3.3V 單電源 集成型加電和欠壓復位 兩個內部零引腳振盪器 多達 45 個複用通用輸入輸出 (GPIO) 引腳 三個 32 位 CPU 定時器 片載閃存,SRAM,OTP 內存 代碼安全模塊 串行端口外設 (SCI/SPI/I2C/LIN/eCAN) 增強型控制外設 增強型脈寬調製器 (ePWM) 高分辨率 PWM (HRPWM) 增強型捕捉 (eCAP) 個高分辨率輸入捕獲 (HRCAP) 增強型正交編碼器脈衝 (eQEP) 模數轉換器 (ADC...
發表於 04-18 20:03 397次 閲讀
TMS320F28035 Piccolo 微處理器

TDA3 ADAS 應用處理器

信息描述 TI 的 TDA3x 片上系統 (SoC) 是經過高度優化的可擴展系列器件,其設計滿足領先的高級駕駛員輔助系統 (ADAS) 要求。 TDA3x SoC 處理器集成了性能、低功耗、小尺寸和 ADAS 視覺分析處理功能的最優組合,支持廣泛的 ADAS 應用,旨在推進更加自主流暢的駕駛體驗。TDA3x SoC 支持業內最廣泛的 ADAS 應用,包括前置攝像頭、後置攝像頭、環視系統、雷達和單一架構整合系統,將複雜的嵌入式視覺技術應用於現代化汽車。TDA3x SoC 整合了非單一型可擴展架構,其中包括 TI 定點和浮點 TMS320C66x 數字信號處理器 (DSP)、具有嵌入式視覺引擎 (EVE) 的視覺 AccelerationPac 和雙路 ARM Cortex-M4 處理器。 該器件可採用不同的封裝選項(包括疊加封裝)實現小外形尺寸設計,從而實現低功耗配置。 TDA3x SoC 還集成有諸多外設,包括 LVDS 環視系統的多攝像頭接口(並行和串行)、顯示屏、控制器局域網 (CAN) 和千兆位以太網視頻橋接 (AVB)。TDA3x 視覺 AccelerationPac 中的 EVE 承擔了處理器的視覺分析功能,同時還降低了功耗。 視覺 AccelerationPac 針對視覺處理進行了優化,可通過 32 位...
發表於 04-18 20:02 197次 閲讀
TDA3 ADAS 應用處理器

BELASIGNA 300 用於便攜式通信設備的24位音頻處理器

信息BelaSigna®300是一款超低功耗,高保真單聲道音頻處理器,適用於便攜式通信設備,可在不影響尺寸或電池壽命的情況下提供卓越的音頻清晰度。 BelaSigna 300為易受噪聲和回聲影響的設備提供了卓越音頻性能的基礎。其獨特的專利雙核架構使多種高級算法能夠同時運行,同時保持超低功耗。微型超低功耗單芯片解決方案對電池壽命或外形尺寸幾乎沒有影響,是便攜式設備的理想選擇。具有領域專業知識和一流算法,安森美半導體和我們的解決方案合作伙伴網絡可以幫助您快速開發和推出產品。 BelaSigna 300芯片提供全套開發工具,實踐培訓和全面技術支持。 針對音頻處理優化的負載均衡雙核DSP架構 超低功耗:通常為1-10 mA 微型外形尺寸:3.63 x 2.68 mm PCB面積,外部元件很少 輸入級: - 88 dB系統動態範圍可擴展至110 dB - A / D採樣率從8.0到60 kHz - 4個獨立通道 輸出階段: - 高保真D類輸出直接驅動揚聲器 - 25 mA最大聲功率輸出 靈活的輸入輸出控制器(IOC),用於卸載DSP上的數字信號移動< / li> 支持具有極低羣延遲的高級自適應音頻處理算法 128位AES高級加密以保護製造商和用户數據 與其他系統和HMI的無縫連接按鈕,電位器和L...
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BELASIGNA 300 用於便攜式通信設備的24位音頻處理器

BELASIGNA 250 16位音頻處理器,全立體聲2聲道,2聲道輸出

信息BelaSigna®250是一款完整的可編程音頻處理系統,專為超低功耗嵌入式和便攜式數字音頻系統而設計。這款高性能芯片以BelaSigna 200的架構和設計為基礎,可提供卓越的音質和無與倫比的靈活性。 BelaSigna 250集成了完整的音頻信號鏈,來自立體聲16位A / D轉換器或數字接口,可接受信號通過完全靈活的數字處理架構,可以直接連接到揚聲器的立體聲模擬線路電平或直接數字電源輸出。 獨特的並行處理架構 集成轉換器和電源輸出 超低功耗:20 MHz時5.0 mA; 1.8 V電源電壓 支持IP保護 智能電源管理,包括需要 88 dB系統動態範圍且系統噪聲極低的低電流待機模式 靈活的時鐘架構,支持高達33 MHz的速度 全系列可配置接口,包括:IS,PCM,UART,SPI,IC,GPIO...
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BELASIGNA 250 16位音頻處理器,全立體聲2聲道,2聲道輸出

BELASIGNA 300 AM 帶AfterMaster HD的音頻處理器

信息BelaSigna®300AM是一款基於DSP的音頻處理器,能夠在包含主機處理器和/或外部I 基於S的單聲道或立體聲A / D轉換器和D / A轉換器。 AfterMaster HD是一種實時處理音頻信號的算法,可顯着提高響度,清晰度,深度和飽滿度。 br> BelaSigna 300 AM專門設計用於需要解決方案以克服小型或向下揚聲器(包括平板電視或耳機)限制的應用。 通常4執行AfterMaster HD時為-8 mA 尺寸為3.63 mm x2.68 mm x 0.92 mm(包括焊球)提供 包括一個快速的I 基於C的界面,用於下載和AfterMaster HD算法的一般配置,一個高度可配置的PCM接口,用於將數據流入和器件,高速UART,SPI端口和5個GPIO。 這些器件無鉛,無鹵素/ BFR,符合RoHS標準...
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BELASIGNA 300 AM 帶AfterMaster HD的音頻處理器

AD567 12位電流輸出、微處理器兼容型DAC

信息優勢和特點 單芯片結構 雙緩衝鎖存器支持兼容8位微處理器 快速建立時間:500 ns(最大值,至±1/2 LSB) 片內集成高穩定性嵌入式齊納基準電壓源 整個温度範圍內保證單調性 整個温度範圍內保證線性度:1/2 LSB(最大值,AD567K) 保證工作電壓:±12 V或±15 V 欲瞭解更多信息,請參考數據手冊產品詳情AD567是一款完整的高速12位單芯片數模轉換器,內置一個高穩定性嵌入式齊納基準電壓源和一個雙緩衝輸入鎖存器。該轉換器採用12個精密、高速、雙極性電流導引開關和一個經激光調整的薄膜電阻網絡,可提供快速建立時間和高精度特性。微處理器兼容性通過片內雙緩衝鎖存器實現。輸入鎖存器能夠與4位、8位、12位或16位總線直接接口。因此,第一級鎖存器的12位數據可以傳輸至第二級鎖存器,避免產生雜散模擬輸出值。鎖存器可以響應100 ns的短選通脈衝,因而可以與現有最快的微處理器配合使用。AD567擁有如此全面的功能與高性能,是採用先進的開關設計、高速雙極性製造工藝和成熟的激光晶圓調整技術(LWT)的結果。該器件在晶圓階段進行調整,25°C時最大線性誤差為±1/4 LSB(K級),整個工作温度範圍內的線性誤差為±1/2 LSB。芯片的表面下(嵌入式...
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AD567 12位電流輸出、微處理器兼容型DAC

AD557 DACPORT低成本、完整微處理器兼容型8位DAC

信息優勢和特點 完整的8位DAC 電壓輸出:0 V至2.56 V 內部精密帶隙基準電壓源 單電源供電:5 V (±10%) 完全微處理器接口 快速建立時間:1 xxs內電壓達到±1/2 LSB精度 低功耗:75 mW 無需用户調整 在工作温度範圍內保證單調性 規定了 T min至T max的所有誤差 小型16引腳DIP或20引腳PLCC封裝 低成本產品詳情AD557 DACPORT®是一款完整的電壓輸出8位數模轉換器,它將輸出放大器、完全微處理器接口以及精密基準電壓源集成在單芯片上。無需外部元件或調整,就能以全精度將8位數據總線與模擬系統進行接口。AD557 DACPORT的低成本和多功能特性是單芯片雙極性技術持續發展的結果。完整微處理器接口與控制邏輯利用集成注入邏輯(I2L)實現,集成注入邏輯是一種極高密度的低功耗邏輯結構,與線性雙極性製造工藝兼容。內部精密基準電壓源是一種取得專利的低壓帶隙電路,採用+5 V單電源時可實現全精度性能。薄膜硅鉻電阻提供在整個工作温度範圍內保證單調性工作所需的穩定性,對這些薄膜電阻進行激光晶圓調整則可實現出廠絕對校準,誤差在±2.5 LSB以內,因此不需要用户進行增益或失調電壓調整。新電路設計可以使電壓在800 ns內達到±...
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AD557 DACPORT低成本、完整微處理器兼容型8位DAC

AD558 電壓輸出8位數模轉換器,集成輸出放大器、完全微處理器接口和精密基準電壓源

信息優勢和特點 完整8位DAC 電壓輸出:兩種校準範圍 內部精密帶隙基準電壓源 單電源供電:+5 V至+15 V 完全微處理器接口 快速建立時間:1 ±s內電壓達到±1/2 LSB精度 低功耗:75 mW 無需用户調整 在工作温度範圍內保證單調性 規定了 Tmin至Tmax的所有誤差 16引腳DIP和20引腳PLCC小型封裝 激光晶圓調整單芯片供混合使用產品詳情AD558 DACPORT®是一款完整的電壓輸出8位數模轉換器,它將輸出放大器、完全微處理器接口以及精密基準電壓源集成在單芯片上。無需外部元件或調整,就能以全精度將8位數據總線與模擬系統進行接口。這款DACPORT器件的性能和多功能特性體現了近期開發的多項單芯片雙極性技術成果。完整微處理器接口與控制邏輯利用集成注入邏輯(I2 L)實現,集成注入邏輯是一種極高密度的低功耗邏輯結構,與線性雙極性製造工藝兼容。內部精密基準電壓源是一種取得專利的低壓帶隙電路,採用+5 V至+15 V單電源時可實現全精度性能。薄膜硅鉻電阻提供在整個工作温度範圍內保證單調性工作所需的穩定性(所有等級器件),對這些薄膜電阻運用最新激光晶圓調整技術則可實現出廠絕對校準,誤差在±1 LSB以內,因此不需要用户進行增...
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AD558 電壓輸出8位數模轉換器,集成輸出放大器、完全微處理器接口和精密基準電壓源

TMS320C5545 TMS320C5545 定點數字信號處理器

信息描述這些器件是 TI C5000定點數字信號處理器 (DSP) 產品系列的成員之一,適用於低功耗應用。 選擇。 定點 DSP 基於 TMS320C55x DSP 系列 CPU 處理器內核。C55x DSP 架構通過提升的並行性和節能性能實現高性能和低功耗。CPU 支持一個內部總線結構,此結構包含一條程序總線,一條 32 位讀取總線和兩條 16 位數據讀取總線,兩條數據寫入總線和專門用於外設和 DMA 操作的附加總線。這些總線可實現在一個單週期內執行高達四次 16 位數據讀取和兩次 16 位數據寫入的功能。此器件還包含四個 DMA 控制器,每個控制器具有 4 條通道,可在無需 CPU 干預的情況下提供 16 條獨立通道的數據傳送。每個 DMA 控制器在每週期可執行一個 32 位數據傳輸,此數據傳輸與 CPU 的運行並行並且不受 CPU 運行的影響。 C55x CPU 提供兩個乘積累積 (MAC) 單元,每個單元在一個單週期內能夠進行 17 位 × 17 位乘法以及 32 位加法。一箇中央 40 位算術和邏輯單元 (ALU) 由一個附加 16 位 ALU 提供支持。ALU 的使用受指令集控制,從而提供優化並行運行和功耗的能力。C55x CPU 內的地址單元 (AU) 和數據單元 (DU) 對這些資源進...
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TMS320C5545 TMS320C5545 定點數字信號處理器